研發成果介紹:
本計劃所提出的創新重點包括：可執行參考模組的觀念、「設計比對」工具、「自動偵錯」工具，與條件式隨機測試腳本。
執行成果說明:
1. ATA 驗證模組獲韓國三星大廠採用，檢查清單涵蓋率提升至90%。
2. PCI-Express 驗證模組及「設計比對」、「自動偵錯」工具，獲創意電子採用，檢查清
單涵蓋率提升至90%。
3.SATA驗證模組及「設計比對」、「自動偵錯」工具獲智原科技、Mentor Graphics採用，
檢查清單涵率提升至90%。
研發產品名稱:
以 system Verilog 語研為基礎的 IP/ 單元層級高效能功能驗證工具 ，計畫編號 1Z960401
計畫內容摘要:
本計畫中開發一 IP/ 單元等級驗證工具，以 System Verilog 語言為基礎,整合了傳統的邏輯模擬，word-level 符號式模擬,
和正規技術:BDD和 SAT。本工具會使用既有的 System Verilog Testbench 測試敬環境和設計電路，以 word-level 符號式
模擬和正規技術?基礎來驗證設計電路的正確性,或是產生可能錯誤之追蹤訊息,以便使用者能偵錯設計電路錯誤之真正
原因。我們會在數種設計電路上確定我們的方法是正確的。我們會先應用在以 pipeline 設計為基礎的設計電路，
例如:
浮點運算單元和整數(integer)執行單元?接著,我們會應用在我們的PCI express 和SATA 驗證IP (VIP),藉由使用 VIP 的
測試程式(scenarios)。
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